硬件開發(fā)
同步開關(guān)噪聲分析
PCB設(shè)計中同步開關(guān)噪聲問題分析
隨著通信設(shè)備電路板上大量使用高集成度的高速數(shù)字芯片，同步開關(guān)噪聲(Simultaneous Switching Noise，SSN)問題成為制約高速PCB設(shè)計的一個瓶頸。SSN是指當器件上多個邏輯電路或I/O管腳同時處于開關(guān)狀態(tài)，產(chǎn)生瞬間變化的電流，在經(jīng)過回流路徑上存在電感時，形成交流壓降，從而引起噪聲。如果引起地平面的波動，造成芯片地和系統(tǒng)地不一致，這種現(xiàn)象稱為地彈。同樣，如果引起的芯片電源和系統(tǒng)電源差異，就稱為電源反彈。
一、同步開關(guān)噪聲（SSN）產(chǎn)生的原因與危害
根據(jù)電源完整性的理論，產(chǎn)生SSN的一個主要原因是電源分配系統(tǒng)存在阻抗。具體講就是從電源的輸出端到芯片的輸入端存在著一段距離，在這段路徑上存在著阻抗。從集中模型來看，相當于串聯(lián)了集中分布的電阻和電感元件，當一定數(shù)量的輸出驅(qū)動電路同時打開時，就會有很大的電流瞬間涌入這些感性元件中，這種瞬間快速變化的電流會在感性元件上產(chǎn)生感應(yīng)電動勢，引起芯片電源輸入端的供給凈電壓不足或過高。同樣，根據(jù)信號完整性的理論，造成SSN的另一個重要原因是互感耦合，尤其是在芯片封裝、PCB邊沿周圍產(chǎn)生的互感耦合。芯片B GA封裝上的焊球與PCB上的過孔都屬于緊耦合的多導(dǎo)線結(jié)構(gòu)，每個I/O焊球及其相應(yīng)的PCB過孔與離它最近的接地焊球和接地過孔構(gòu)成一個閉合環(huán)路，當多個I/O口的狀態(tài)同時發(fā)生變化時，會有瞬態(tài)I/O電流流過這些信號環(huán)路，這種瞬態(tài)I/O電流又會產(chǎn)生變化的磁場，從而侵入鄰近的信號環(huán)路造成感應(yīng)電壓噪聲。
SSN危害是非常大的，會增加電源噪聲，影響信號質(zhì)量和時序，從而導(dǎo)致數(shù)字電路誤采樣。另外，SSN引起的問題一般隱藏很深，只是在器件多個邏輯單元同時開關(guān)時才發(fā)生，用正常的業(yè)務(wù)測試方法很難發(fā)現(xiàn)，容易漏測，這給設(shè)備可靠運行帶來了巨大風險。
本文基于同步開關(guān)噪聲的機理，設(shè)計了一種暴露SSN問題的可靠性測試方法，并利用這種方法發(fā)現(xiàn)一個具體的Serdes鏈路異常問題，針對該問題，借助噪聲和阻抗分析等實驗驗證方法找到了PCB設(shè)計上存在的缺陷并進行了修改。最后，總結(jié)輸出PCB設(shè)計過程中抑制同步開關(guān)噪聲的一些方法。
二、同步開關(guān)噪聲（SSN）可靠性測試方法
可靠性測試就是讓設(shè)備暴露在各種可能的極限工作狀態(tài)下進行驗證，找到系統(tǒng)的設(shè)計缺陷，對同步開關(guān)噪聲來說，我們可以從產(chǎn)生的機理和常見的危害來設(shè)計測試用例。例如，當大量總線在同一時刻切換，會在相鄰的管腳上引入串擾噪聲，對這種情況，在測試設(shè)計時需要對被測設(shè)備施加一種特殊的業(yè)務(wù)負荷，讓總線暴露在盡可能大的串擾條件下，并用示波器觀察總線信號質(zhì)量和時序是否可接受。以16位并行總線為例，為了將這種影響極端化，設(shè)計測試報文時讓16根信號中有15根線的跳變方向一致，即15根信號線都同時從0跳變到1，同時讓另一根被干擾的信號線從1下跳到0。可以設(shè)計一個循環(huán)程序，讓16根線依次遍歷這種測試場景。
另外，同步開關(guān)噪聲也可能影響回流路徑上的敏感信號，這是并行總線非常惡劣的一種工作狀態(tài)，為了驗證產(chǎn)品在這種工作條件下工作是否可靠，必須在被測設(shè)備加上一種特殊的SSN測試報文進行驗證。如果被測總線為16位寬，要使所有16根信號線同步翻轉(zhuǎn)，報文內(nèi)容應(yīng)該為:FFFF 0000;如果被測總線為32位寬，要使所有32根信號線同步翻轉(zhuǎn)，測試報文內(nèi)容應(yīng)該為:FFFF FFFF 0000 0000。
當然，設(shè)備的工作環(huán)境也可能有高溫或低溫的情況，而溫度對電路的影響是十分顯著的，比如低溫和高溫時電容的容值會發(fā)生變化，低溫時器件內(nèi)部的時序參數(shù)會發(fā)生漂移，高溫時PCB走線的阻抗變大等，因此在進行上述SSN可靠性測試時，還需要增加溫度應(yīng)力來驗證系統(tǒng)的可靠性。
三、同步開關(guān)噪聲抑制方法
通過Serdes鏈路異常問題的分析，可見同步開關(guān)噪聲對電路可靠性的影響越來越大，隨著器件速率的不斷提高，這一影響將更加明顯，那么，如何盡量避免SSN問題帶來的危害呢?一般我們在單板PCB設(shè)計時可以參照如下規(guī)則進行設(shè)計。
(1)DDR存儲類器件，數(shù)據(jù)總線最好不要走在同一層，降低SSN情況下對參考平面噪聲的影響;可以考慮和地址總線布在同一層，數(shù)據(jù)總線優(yōu)先參考其I/O電源。
(2)Serdes等敏感信號盡量避免走在參考平面邊緣。
(3)Serdes等敏感信號和RAM數(shù)據(jù)總線在PCB上盡量拉開距離，布在不同走線層，避免參考同一電源平面。
(4)在滿足通流的情況下，電源平面不要鋪得太大。在有高速I/O信號或者Serdes敏感信號參考該平面情況下，在沒有使用該電源的地方做鋪地處理。
(5)電源平面不能大面積沒有高頻去耦電容，尤其是平面邊緣有高速信號跨分割的地方推薦添加去耦電容，去耦電容可以使用分立電容或埋容。
(6)進行電源平面諧振仿真分析評估，盡量避免和存儲類器件工作頻率產(chǎn)生諧振。
(7)在緊靠芯片的電源輸入端加足夠的退耦電容，可以起到穩(wěn)壓的作用，并最好使用L型或π型LC濾波電路。
(8)I/O的布線層優(yōu)先靠近TOP面，減小信號換層引起的環(huán)路電感。
(9)邏輯芯片的pin排布時，將堆在一起的同步I/O散開，減小空間耦合引起的環(huán)路電感，未使用的pin腳接地或電源處理，增加返回路徑。
(10)在芯片內(nèi)加旁路電容或選用低阻抗特性封裝的芯片。
(11)對于抑制甚高頻的同步開關(guān)噪聲，可以考慮采用高阻抗電磁表面結(jié)構(gòu)(EB G)，采用EB G結(jié)構(gòu)作為PCB襯底時，可以實現(xiàn)在微帶電路襯底中集成具有很寬阻帶的濾波器，當和其他電路元件有機地結(jié)合起來時，可節(jié)省電路空間。
總結(jié)
總的來說，文中提到的根據(jù)單板上邏輯單元或I/O接口的總線結(jié)構(gòu)，在測試階段構(gòu)造特殊報文，讓這些接口同步翻轉(zhuǎn)的測試方法，能快速發(fā)現(xiàn)設(shè)計缺陷，暴露電路板上潛在的同步開關(guān)噪聲問題，提升單板的可靠性。同時，根據(jù)具體問題總結(jié)出的抑制同步開關(guān)噪聲的方法既是前期設(shè)計階段需要遵循的原則，也是后期解決問題的方案。后續(xù)我們還可以通過等效模型的方法，在前期對單板可能存在的同步開關(guān)噪聲風險進行仿真分析，提前規(guī)避問題。也可以設(shè)計出可編程的SSN測試程序，讓芯片廠家內(nèi)嵌在控制器里，可以在可靠性測試階段直接調(diào)用驗證，增強單板的可測試性。
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